Module Fact.Diseq

module Diseq: sig  end

val make : Term.t -> Term.t -> Jst.t -> t

val lhs_of : t -> Term.t

val rhs_of : t -> Term.t

val pp : t Pretty.printer

val map : Jst.Eqtrans.t -> t -> t

val both_sides : (Term.t -> bool) -> t -> bool

val is_var : t -> bool

val is_pure : Th.t -> t -> bool

val status : t -> Term.status

module Set: sig  end